//`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2021/06/30 10:17:44
// Design Name: 
// Module Name: NPC
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module PC(
    input rst_n,
    input clk_i,
    input [31:0] din,
    output reg [31:0] dout
    );
    
    reg start='d1;

always@(posedge clk_i or negedge rst_n)
    begin  
        if(!rst_n)
            start<='d1;
        else if(start) begin
            dout<='d0;
            start<='d0;
            end
        else    
            dout<=din;
    end
endmodule
